一、定義：
上拉就是將不確定的訊號通過乙個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！
上拉是對器件注入電流，下拉是輸出電流；弱強只是上拉電阻的阻值不同，沒有什麼嚴格區分；對於非集電極（或漏極）開路輸出型電路（如普通閘電路）提公升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。
二、上下拉電阻作用：
1、提高電壓準位：a.當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms電路的最低高電平（一般為3.
5v），這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。b.oc閘電路必須加上拉電阻，以提高輸出的搞電平值。
2、加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。
3、n/apin防靜電、防干擾：在coms晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供洩荷通路。同時管腳懸空就比較容易接受外界的電磁干擾。
4、電阻匹配，抑制反射波干擾：長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
5、預設空間狀態/預設電位：在一些cmos輸入端接上或下拉電阻是為了預設預設電位.當你不用這些引腳的時候,這些輸入端下拉接0或上拉接1。
在i2c匯流排等匯流排上，空閒時的狀態是由上下拉電阻獲得
6.提高晶元輸入訊號的雜訊容限：輸入端如果是高阻狀態，或者高阻抗輸入端處於懸空狀態，此時需要加上拉或下拉，以免收到隨機電平而影響電路工作。
同樣如果輸出端處於被動狀態，需要加上拉或下拉，如輸出端僅僅是乙個三極體的集電極。從而提高晶元輸入訊號的雜訊容限增強抗干擾能力。
三、上拉電阻阻值的選擇原則包括:
1、從節約功耗及晶元的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對於高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮
以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理
四、原理：
上拉電阻實際上是集電極輸出的負載電阻。不管是在開關應用和模擬放大，此電阻的選則都不是拍腦袋的。工作**性範圍就不多說了，在這裡是討論的是電晶體是開關應用，所以只談開關方式。
找個ttl器件的資料單獨看末級就可以了，內部都有負載電阻根據不同驅動能力和速度要求這個電阻值不同，低功耗的電阻值大，速度快的電阻值小。但晶元製造商很難滿足應用的需要不可能同種功能晶元做許多種，因此乾脆不做這個負載電阻，改由使用者自己自由選擇外接，所以就出現oc、od輸出的晶元。由於數字應用時電晶體工作在飽和和截止區，對負載電阻要求不高，電阻值小到只要不小到損壞末級電晶體就可以，大到輸出上公升時間滿足設計要求就可，隨便選乙個都可以正常工作。
但是乙個電路設計是否優秀這些細節也是要考慮的。集電極輸出的開關電路不管是開還是關對地始終是通的，電晶體導通時電流從負載電阻經導通的電晶體到地，截止時電流從負載電阻經負載的輸入電阻到地，如果負載電阻選擇小點功耗就會大，這在電池供電和要求功耗小的系統設計中是要盡量避免的，如果電阻選擇大又會帶來訊號上公升沿的延時，因為負載的輸入電容在上公升沿是通過無源的上拉電阻充電，電阻越大上公升時間越長，下降沿是通過有源電晶體放電，時間取決於器件本身。因此設計者在選擇上拉電阻值時，要根據系統實際情況在功耗和速度上兼顧。
3.從ic(mos工藝)的角度,分別就輸入/輸出引腳做一解釋:
1.對晶元輸入管腳,若在系統板上懸空(未與任何輸出腳或驅動相接)是比較危險的.因為此時很有可能輸入管腳內部電容電荷累積使之達到中間電平(比如1.
5v),而使得輸入緩衝器的pmos管和nmos管同時導通,這樣一來就在電源和地之間形成直接通路,產生較大的漏電流,時間一長就可能損壞晶元.並且因為處於中間電平會導致內部電路對其邏輯(0或1)判斷混亂.接上上拉或下拉電阻後,內部點容相應被充(放)電至高(低)電平,內部緩衝器也只有nmos(pmos)管導通,不會形成電源到地的直流通路.
(至於防止靜電造成損壞,因晶元管腳設計中一般會加保護電路,反而無此必要).
2.對於輸出管腳:
1)正常的輸出管腳(push-pull型),一般沒有必要接上拉或下拉電阻.
2)od或oc(漏極開路或集電極開路)型管腳,
這種型別的管腳需要外接上拉電阻實現線與功能(此時多個輸出可直接相連.典型應用是:系統板上多個晶元的int(中斷訊號)輸出直接相連,再接上一上拉電阻,然後輸入mcu的int引腳,實現中斷報警功能).
其工作原理是:
在正常工作情況下,od型管腳內部的nmos管關閉,對外部而言其處於高阻狀態,外接上拉電阻使輸出位於高電平(無效中斷狀態);當有中斷需求時,od型管腳內部的nmos管接通,因其導通電阻遠遠小於上拉電阻,使輸出位於低電平(有效中斷狀態).針對mos電路上下拉電阻阻值以幾十至幾百k為宜.
(注:此回答未涉及ttl工藝的晶元,也未曾考慮高頻pcb設計時需考慮的阻抗匹配,電磁干擾等效應.)
1,晶元引腳上註明的上拉或下拉電阻,是指設計在晶元引腳內部的乙個電阻或等效電阻.設計這個電阻的目的,是為了當使用者不需要用這個引腳的功能時,不用外加元件,就可以置這個引腳到預設的狀態.而不會使cmos輸入端懸空.
使用時要注意如果這個預設值不是你所要的,你應該把這個輸入端直接連到你需要的狀態.
2,這個引腳如果是上拉的話,可以用於"線或"邏輯.外接漏極開路或集電極開路輸出的其他晶元.組成負邏輯或輸入.
如果是下拉的話,可以組成正邏輯"線或",但外接只能是cmos的高電平漏極開路的晶元輸出,這是因為cmos輸出的高,低電平分別由pmos和nmos的漏極給出電流,可以作成p漏開路或n漏開路.而ttl的高電平由源極跟隨器輸出電流,不適合"線或".
3,ttl到cmos的驅動或反之,原則上不建議用上下拉電阻來改變電平,最好加電平轉換電路.如果兩邊的電源都是5伏,可以直接連但影響效能和穩定,尤其是cmos驅動ttl時.兩邊邏輯電平不同時,一定要用電平轉換.
電源電壓3伏或以下時,建議不要用直連更不能用電阻拉電平.
4,晶元外加電阻由應用情況決定,但是在邏輯電路中用電阻拉電平或改善驅動能力都是不可行的.需要改善驅動應加驅動電路.改變電平應加電平轉換電路.包括長線接收都有專門的晶元.
上下拉電阻總結
上下拉電阻總結2011年02月23日星期三下午 04 16superdww 發表於 2011 1 27 17 27 00 上拉電阻 1 當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms電路的最低高電平 一般為3.5v 這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。...
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上拉電阻和下拉電阻的總結 zt 上拉電阻和下拉電阻的總結 zt 上拉電阻下拉電阻的總結 上拉電阻 1 當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms電路的最低高電平 一般為3.5v 這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。2 oc閘電路必須加上拉電阻，才能...
上下拉電阻總結
選上拉電阻時 500ua x 8.4k 4.2即選大於8.4k時輸出端能下拉至0.8v以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低於0.8v即可。當輸出高電平時，忽略管子的漏電流，兩輸入口需200ua，200ua x15k 3v即上拉電阻壓降為3v，輸出...