上拉電阻下拉電阻的總結

三、為什麼要使用拉電阻：

一般作單鍵觸發使用時，如果ic本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發後回到原狀態，必須在ic外部另接一電阻。

數位電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處於穩定狀態，具體視設計要求而定！

一般說的是i/o埠，有的可以設定，有的不可以設定，有的是內建，有的是需要外接，i/o埠的輸出類似與乙個三極體的c，當c接通過乙個電阻和電源連線在一起的時候，該電阻成為上c拉電阻，也就是說，如果該埠正常時為高電平，c通過乙個電阻和地連線在一起的時候，該電阻稱為下拉電阻，使該埠平時為低電平，作用：比如：當乙個接有上拉電阻的埠設為輸如狀態時，他的常態就為高電平，用於檢測低電平的輸入。

上拉電阻是用來解決匯流排驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是你同學說的灌電流。

四、原理

上拉電阻實際上是集電極輸出的負載電阻。不管是在開關應用和模擬放大，此電阻的選則都不是拍腦袋的。工作**性範圍就不多說了，在這裡是討論的是電晶體是開關應用，所以只談開關方式。

找個ttl器件的資料單獨看末級就可以了，內部都有負載電阻根據不同驅動能力和速度要求這個電阻值不同，低功耗的電阻值大，速度快的電阻值小。但晶元製造商很難滿足應用的需要不可能同種功能晶元做許多種，因此乾脆不做這個負載電阻，改由使用者自己自由選擇外接，所以就出現oc、od輸出的晶元。由於數字應用時電晶體工作在飽和和截止區，對負載電阻要求不高，電阻值小到只要不小到損壞末級電晶體就可以，大到輸出上公升時間滿足設計要求就可，隨便選乙個都可以正常工作。

但是乙個電路設計是否優秀這些細節也是要考慮的。集電極輸出的開關電路不管是開還是關對地始終是通的，電晶體導通時電流從負載電阻經導通的電晶體到地，截止時電流從負載電阻經負載的輸入電阻到地，如果負載電阻選擇小點功耗就會大，這在電池供電和要求功耗小的系統設計中是要盡量避免的，如果電阻選擇大又會帶來訊號上公升沿的延時，因為負載的輸入電容在上公升沿是通過無源的上拉電阻充電，電阻越大上公升時間越長，下降沿是通過有源電晶體放電，時間取決於器件本身。因此設計者在選擇上拉電阻值時，要根據系統實際情況在功耗和速度上兼顧。

五、從ic(mos工藝)的角度,分別就輸入/輸出引腳做一解釋:

1. 對晶元輸入管腳, 若在系統板上懸空(未與任何輸出腳或驅動相接)是比較危險的.因為此時很有可能輸入管腳內部電容電荷累積使之達到中間電平(比如1.

5v), 而使得輸入緩衝器的pmos管和nmos管同時導通, 這樣一來就在電源和地之間形成直接通路, 產生較大的漏電流, 時間一長就可能損壞晶元. 並且因為處於中間電平會導致內部電路對其邏輯(0或1)判斷混亂. 接上上拉或下拉電阻後, 內部點容相應被充(放)電至高(低)電平, 內部緩衝器也只有nmos(pmos)管導通, 不會形成電源到地的直流通路.

(至於防止靜電造成損壞, 因晶元管腳設計中一般會加保護電路, 反而無此必要).

2. 對於輸出管腳:

1)正常的輸出管腳(push-pull型), 一般沒有必要接上拉或下拉電阻.

2)od或oc(漏極開路或集電極開路)型管腳,這種型別的管腳需要外接上拉電阻實現線與功能(此時多個輸出可直接相連. 典型應用是: 系統板上多個晶元的int(中斷訊號)輸出直接相連, 再接上一上拉電阻, 然後輸入mcu的int引腳, 實現中斷報警功能).

其工作原理是:

在正常工作情況下, od型管腳內部的nmos管關閉, 對外部而言其處於高阻狀態, 外接上拉電阻使輸出位於高電平(無效中斷狀態); 當有中斷需求時, od型管腳內部的nmos管接通, 因其導通電阻遠遠小於上拉電阻, 使輸出位於低電平(有效中斷狀態). 針對mos 電路上下拉電阻阻值以幾十至幾百k為宜.(注:

此回答未涉及ttl工藝的晶元, 也未曾考慮高頻pcb設計時需考慮的阻抗匹配, 電磁干擾等效應.)

六、對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設

定，主要需要考慮以下幾個因素：

1．驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動

能力越強，但功耗越大，設計是應注意兩者之間的均衡。

2．下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，

上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。

3．高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設

定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，

上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。

4．頻率特性。對於高速電路，過大的上拉電阻可能邊沿變平緩。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電

路之間的輸入電容會形成rc 延遲，電阻越大，延遲越大。上拉電阻的設定應考

慮電路在這方面的需求。

下拉電阻的設定的原則和上拉電阻是一樣的。

七、使用上下拉電阻注意事項

1, 晶元引腳上註明的上拉或下拉電阻, 是指設計在晶元引腳內部的乙個電阻或等效電阻. 設計這個電阻的目的, 是為了當使用者不需要用這個引腳的功能時, 不用外加元件, 就可以置這個引腳到預設的狀態. 而不會使 cmos 輸入端懸空.

使用時要注意如果這個預設值不是你所要的, 你應該把這個輸入端直接連到你需要的狀態.

2, 這個引腳如果是上拉的話, 可以用於 "線或" 邏輯. 外接漏極開路或集電極開路輸出的其他晶元. 組成負邏輯或輸入.

如果是下拉的話, 可以組成正邏輯 "線或", 但外接只能是 cmos 的高電平漏極開路的晶元輸出, 這是因為 cmos 輸出的高, 低電平分別由 pmos 和 nmos 的漏極給出電流, 可以作成 p 漏開路或 n 漏開路. 而 ttl 的高電平由源極跟隨器輸出電流, 不適合 "線或".

3, ttl 到 cmos 的驅動或反之, 原則上不建議用上下拉電阻來改變電平, 最好加電平轉換電路. 如果兩邊的電源都是 5 伏, 可以直接連但影響效能和穩定, 尤其是 cmos 驅動 ttl 時. 兩邊邏輯電平不同時, 一定要用電平轉換.

電源電壓 3 伏或以下時, 建議不要用直連更不能用電阻拉電平.

4, 晶元外加電阻由應用情況決定, 但是在邏輯電路中用電阻拉電平或改善驅動能力都是不可行的. 需要改善驅動應加驅動電路. 改變電平應加電平轉換電路.

包括長線接收都有專門的晶元.

5. 電阻串聯才是實現阻抗匹配的好方法。通常線阻的數量級都在幾十ohm，如

果加上下拉的話，功耗太大。電阻串聯和拉電阻都是阻抗匹配的方法，只是使用範圍不同，依電路工作頻率而定

oc 門輸出高電平時是乙個高阻態，其上拉電流要由上拉電阻來提供，設輸入端

每埠不大於100ua,設輸出口驅動電流約500ua，標準工作電壓是5v，輸入口

的高低電平門限為0.8v(低於此值為低電平)；2v(高電平門限值)。

選上拉電阻時：

500ua x 8.4k= 4.2 即選大於8.

4k 時輸出端能下拉至0.8v 以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低於0.

8v 即可。

當輸出高電平時，忽略管子的漏電流，兩輸入口需200ua

200ua x15k="3v"即上拉電阻壓降為3v，輸出口可達到2v，此阻值為最大阻值，

再大就拉不到2v 了。選10k 可用。coms 門的可參考74hc 系列

設計時管子的漏電流不可忽略，io 口實際電流在不同電平下也是不同的，上述

僅僅是原理，一句話概括為：輸出高電平時要餵飽後面的輸入口，輸出低電平不

要把輸出口喂撐了（否則多餘的電流餵給了級聯的輸入口，高於低電平門限值就

不可靠了）

在數位電路中不用的輸入腳都要接固定電平，通過1k 電阻接高電平或接地。

上拉電阻下拉電阻的總結

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