數字訊號處理實驗報告
實驗四題目：fsk調製系統
姓名：班級：
學號：一、實驗儀器：
pc機一台，jq-nios-2c35實驗箱一台及輔助軟體（dsp builder、matlab/simulink、quartus ii、modelsim）
二、實驗目的：
1、初步了解jq-nios-2c35實驗箱的基本結構。
2、學習和熟悉基於dsp builder開發數字訊號處理實驗的流程。
3、理解fsk設計的原理和方法。
三、實驗原理：
正弦載波的頻率隨二進位制基帶訊號在f1和f2兩個頻率點間變化，則產生二進位制移頻鍵控訊號（2fsk訊號）。二進位制移頻鍵控訊號可以看成是兩個不同載波的二進位制振幅鍵控訊號的疊加。若二進位制基帶訊號的1符號對應於載波頻率，0符號對應於載波頻率，則二進位制移頻鍵控訊號的時域表示式為：
（4-13）
二進位制數字頻率調製（2fsk）是利用二進位制數字基帶訊號控制載波進行頻譜變換的過程。在發生端，產生不同頻率的載波振盪來傳輸數字資訊「1」或「0」，在接收端，把不同頻率的載波振盪還原成相應的數字基帶訊號。相鄰兩個振盪波形的相位可能是連續的，也可能是不連續的。
fsk調製的方法：
1、直接調頻法。用數字基帶矩形脈衝控制乙個振盪器的某些引數，直接改變振盪頻率，輸出不同頻率的訊號。
2、頻率鍵控法。用數字矩形脈衝控制電子開關在兩個振盪器之間進行轉換，從而輸出不同頻率的訊號。
四、實驗步驟：
（1）開啟matlab。
（2）新建model檔案。
（3）在開啟的model檔案中新建子系統dds，如圖4-1，新增的模型和設定引數如表4-1。
表4-1 dds模型和設定引數
圖4-1 dds子系統設計
（4）選中圖4-1中的所有模組，單擊滑鼠右鍵，點選creat subsystem，點選子系統下文字，將其重新命名為「dds」。
（5）繼續新增模組，如圖4-2，新增的模型和設定引數如表4-2。
圖4-2 fsk系統總體圖
表4-2 fsk剩餘模型及引數設定
（6）執行file->s**e 儲存檔案，將其命名為fsk。
（7）執行simulation->configuration parameters，將solver設為discrete，type設為fixed-step，tasking mode for periodic sample times設為：single tasking，stop time設為1e-5。
（8）點選選單欄中的，啟動simulation，simulation結束後，雙擊scope模組，開啟波形觀察介面，在波形上點選滑鼠右鍵，選擇autoscale，即可觀察simulation後的幅度調製的**波形。
（9）點選signal compiler模組，開啟引數設定頁面，將device family設定成cyclone ii，點選compile，結束後，關閉該頁面。
（10）點選testbenchon模組，開啟模組引數介面，在advanced選項卡中，點選lauch gui，並依次點選generate hdl，run simulink和run modelsim，啟動rtl級**。
（11）隨後顯示的介面即為modelsim rtl級**的波形圖。點選w**e-default中的unlock 按鈕選中tb_fsk/dut/output訊號，點選滑鼠右鍵，選中propertyties選項，選擇format的analog，將height設為100，scale設為0.1，點選【ok】確認。
（12）在訊號上點選滑鼠右鍵，選擇zoom full，即可看到rtl級**波形。
（13）關閉matlab。在位置「d:\program files\matlab71\work\fsk_dspbuilder」 （matlab安裝目錄下的work\fsk_dspbuilder）開啟檔案
（14）工具欄中點選assignments，選中device，在器件family中選擇cyclone ⅱ，選擇下拉列表中的ep2c35f672c6.，點選finish。
（15）執行assignmets->assignment editor，將category設為pin，並按照下圖對pin進行設定並儲存。
圖4-5 管腳分配
（16）執行tools->signaltap ⅱ logic analyzer，在data視窗中的空白處雙擊，在彈出的對話方塊中將fiter設為all®isters:post fittings，點選list，將output新增至右邊的視窗中，點選【ok】確認。在右邊的對話方塊中將clock設為clock訊號；sample depth設定為1k；點選trigger in，source設為clock訊號，pattern設為rising edge。
儲存該檔案，若彈出對話方塊詢問是否將檔案新增至工程，選擇yes。點選選單欄中的，重新對工程進行程式設計。
（17）開啟實驗箱，接入電源，用usb blaster線將電腦和實驗箱連線起來，選擇選單欄中的圖示，
（18）點選hardware setup，選擇usb-0，點選【ok】確認。選中檔案，點選start，將檔案**到實驗板上。
（19）將實驗箱上的開關sw[0]、sw[4]撥至高電平，sw[1]、sw[2]撥至低電平點選。點選開始執行工程，10s後，點選結束執行。signaltap中的data視窗，右鍵點選output，選擇bus display formatsigned line chart，即可看到硬體實現的波形，如下圖所示。
五、實驗結果：
（1）simulink**波形：
（2）rtl級**波形
（3）硬體實現波形
六、討論分析：
（1）實驗中遇到的問題和解決方法。
1、時鐘的設定一定要與模型的clock的名字在大小寫方面一致，不然**會出錯。
2、子系統的建立時一定要選擇好子系統構建區域，包括模組的連線線。
（2）dsp builder將用matlab的圖形轉換為hdl語言。hdl語言常見的有vhdl與veriloghdl，它們各自有什麼特點？乙個vhdl程式體一般包括哪幾個部分？
答：veriloghdl特點是一種非常容易掌握的硬體描述語言，只要有c語言的程式設計基礎;
vhdl：特點由美**方研製，最早成為ieee的標準，結構嚴謹且適於抽象設計；
vhdl程式體一般包括：1）庫包；
2）實體；
3）結構體；
4）原件程序；
5）配置語句；
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